本书系统介绍了数字逻辑的基本原理与FPGA设计的实际应用，并通过大量设计实例详细介绍了基于FPGA技术的数字逻辑设计方法。本书分为10章，包括数字系统、数制与编码、逻辑代数基础、组合逻辑电路的分析与设计、时序逻辑电路的分析与设计、可编程逻辑器件、VerilogHDL设计基础、FPGA设计入门、数字逻辑基础实验、数字系统FPGA设计实践等，并安排习题近百道、实验题10个、综合性设计课题10个。 书中列举的设计实例均经QuartusⅡ13.1工具编译通过，并在DE2-115开发板上通过了硬件测试。所提供电子资料中包含了部分习题解答、部分设计实例与实验题的VerilogHDL源程序，以及综合性设计实例与设计课题参考源程序。为便于教学，本书电子资料包括35段共计680分钟教学视频，并配有教学课件供任课老师选用，读者请发邮件或致电申请索取。 本书可作为普通高等院校计算机、电子、通信、自动控制等电子与电气类相关专业的本科教材，也可作为成人自学考试用书及电子设计工程师技术培训的指导教材，还可作为从事数字逻辑电路和系统设计的电子工程师的参考用书。
第1章 绪论
1.1 数字时代
1.1.1 模拟信号
1.1.2 数字信号
1.2 数字系统
1.2.1 数字技术的优势
1.2.2 数字逻辑电路
1.2.3 数字系统的组成
1.2.4 典型的数字系统———计算机
1.2.5 数字逻辑的内容及研究方法
1.3 数制及其转换
1.3.1 数制
1.3.2 数制转换
1.4 带符号二进制数的代码表示
1.5 编码
1.5.1 BCD码
1.5.2 格雷码
1.5.3 奇偶校验码
1.5.4 ASCII码
1.6 习题
第2章 逻辑代数基础
2.1 逻辑代数的基本概念
2.1.1 逻辑变量及基本运算
2.1.2 逻辑表达式
2.1.3 逻辑代数的公理
2.2 逻辑函数
2.2.1 逻辑函数的定义
2.2.2 逻辑函数的表示法
2.2.3 复合逻辑
2.3 逻辑函数的标准形式
2.3.1 最小项及最小项表达式
2.3.2 最大项及最大项表达式
2.3.3 逻辑函数表达式的转换方法
2.3.4 逻辑函数的相等
2.4 逻辑代数的重要定理
2.4.1 重要定理
2.4.2 重要定理与最小项、最大项的关系
2.5 逻辑函数化简
2.5.1 代数化简法
2.5.2 卡诺图化简法
2.5.3 具有任意项的逻辑函数化简
2.6 习题
第3章 组合逻辑电路
3.1 逻辑门电路的外特性
3.1.1 简单逻辑门电路
3.1.2 复合逻辑门电路
3.1.3 逻辑门电路的主要外特性参数
3.1.4 正逻辑与负逻辑
3.2 组合逻辑电路分析
3.2.1 组合逻辑电路的基本特点
3.2.2 分析流程
3.2.3 常用组合逻辑电路分析举例
3.3 组合逻辑电路设计
3.4 设计方法的灵活运用
3.4.1 逻辑代数法
3.4.2 利用无关项简化设计
3.4.3 分析设计法
3.5 组合逻辑电路的险象
3.5.1 险象的产生与分类
3.5.2 险象的判断与消除
3.6 常用组合逻辑电路设计
3.6.18 421码加法器
3.6.2 七段译码器
3.6.3 多路选择器与多路分配器
3.7 习题
第4章 时序逻辑电路分析
4.1 时序逻辑电路模型
4.2 触发器
4.2.1 基本RS触发器
4.2.2 常用触发器
4.2.3 各类触发器的相互转换
4.2.4 集成触发器的主要特性参数
4.3 同步时序逻辑电路
4.3.1 同步时序逻辑电路描述
4.3.2 同步时序逻辑电路分析
4.4 异步时序逻辑电路
4.5 常用时序逻辑电路
4.5.1 寄存器
4.5.2 计数器
4.5.3 节拍发生器
4.6 习题
第5章 时序逻辑电路设计
5.1 同步时序逻辑电路设计的基本方法
5.2 建立原始状态
5.3 状态化简
5.3.1 状态化简的基本原理
5.3.2 完全定义状态化简方法
5.4 状态编码
5.4.1 确定存储状态所需的触发器个数
5.4.2 用相邻编码法实现状态编码
5.5 确定激励函数及输出方程
5.5.1 选定触发器类型
5.5.2 求激励函数及输出函数
5.5.3 电路的“挂起”及恢复问题
5.6 时序逻辑设计举例
5.6.1 序列检测器设计
5.6.2 计数器设计
5.6.3 基于MSI器件实现任意模值计数器
5.7 习题
第6章 可编程逻辑器件
6.1 概述
6.1.1 可编程逻辑器件的发展历程
6.1.2 可编程逻辑器件分类
6.1.3 可编程逻辑器件的结构
6.2 简单PLD原理
6.2.1 PLD中阵列的表示方法
6.2.2 PROM
6.2.3 PLA器件
6.2.4 PAL器件
6.2.5 GAL器件
6.3 CPLD
6.3.1 传统CPLD的基本结构
6.3.2 最新CPLD的基本结构
6.4 FPGA
6.4.1 FPGA的基本结构
6.4.2 Altera公司CycloneⅣ系列器件的结构
6.4.3 最新FPGA的基本结构
6.5 习题
第7章 VerilogHDL设计基础
7.1 硬件描述语言简介
7.1.1 概述
7.1.2 HDL语言的特点
7.1.3 VerilogHDL语言与VHDL语言的比较
7.2 VerilogHDL程序的基本语法
7.2.1 VerilogHDL程序结构
7.2.2 VerilogHDL基本语法
7.2.3 VerilogHDL数据流建模
7.2.4 VerilogHDL行为建模
7.2.5 VerilogHDL结构建模
7.2.6 VerilogHDL层次化设计
7.3 VerilogHDL基本语句
7.3.1 选择语句
7.3.2 重复语句
7.3.3 任务和函数语句
7.4 常见组合逻辑电路的VerilogHDL设计
7.4.1 编码器、译码器、选择器
7.4.2 数值比较器
7.5 常见时序逻辑电路的VerilogHDL设计
7.5.1 触发器
7.5.2 锁存器和寄存器
7.5.3 计数器
7.6 有限状态机的VerilogHDL设计
7.6.1 有限状态机
7.6.2 状态机的设计
7.6 习题
第8章 FPGA设计基础
8.1 EDA技术概述
8.1.1 EDA技术的发展历程
8.1.2 EDA技术的主要内容
8.1.3 EDA技术的发展趋势
8.2 FPGA设计方法与设计流程
8.2.1 基于FPGA的层次化设计方法
8.2.2 基于FPGA技术的数字逻辑系统设计流程
8.3 FPGA设计工具———QuartusⅡ13.
8.3.1QuartusⅡ13.1 的安装
8.3.2QuartusⅡ13.1 设计流程
8.4QuartusⅡ13.1 设计入门
8.4.1 启动QuartusⅡ13.
8.4.2 设计输入
8.4.3 编译综合
8.4.4 仿真测试
8.4.5 硬件测试
8.5 习题
第9章 数字逻辑实验指南
9.1 基于原理图输入设计4位加法器
9.1.1 设计提示
9.1.2 QuartusⅡ设计流程
9.2 基于VerilogHDL文本输入设计七段数码显示译码器
9.2.1 设计提示
9.2.2 QuartusⅡ设计流程
9.3 基于混合输入方式的QuartusⅡ设计
9.3.1 设计要求
9.3.2 设计提示
9.3.3 QuartusⅡ设计流程
9.4 基于宏功能模块LPM_ROM的4位乘法器设计
9.4.1 设计提示
9.4.2 QuartusⅡ设计流程
9.5 数字逻辑基础型实验
实验1 多位加法器的FPGA设计
实验2 译码器的FPGA设计
实验3 计数器的FPGA设计
实验4 100分频十进制加法计数器的FPGA设计
实验5 伪随机信号发生器的FPGA设计
实验6 应用VerilogHDL完成简单组合电路的FPGA设计
实验7 应用VerilogHDL完成简单时序电路的FPGA设计
实验8 基于VerilogHDL语言的4位多功能加法计数器的FPGA设计
实验9 移位运算器的FPGA设计
实验10 循环冗余校验(CRC)模块的FPGA设计
9.6 习题
第10章 数字系统的FPGA设计实践
10.1 数字钟的FPGA设计
10.1.1 设计要求
10.1.2 功能描述
10.1.3 数字钟的层次化设计方案
10.1.4 数字钟的顶层设计和仿真
10.1.5 硬件测试
10.2 乐曲演奏电路FPGA设计
10.2.1 设计要求
10.2.2 原理描述
10.2.3 乐曲硬件演奏电路的层次化设计方案
10.2.4 乐曲硬件演奏电路顶层电路的设计和仿真
10.2.5 硬件测试
10.3 数字系统FPGA设计课题选编
课题1 多功能运算器的FPGA设计
课题2 时序发生器的FPGA设计
课题3 设计一个具有三种信号灯的交通灯控制系统
课题4 设计一个基于FPGA芯片的弹道计时器
课题5 设计一个基于FPGA芯片的汽车尾灯控制器
课题6 数字密码锁的FPGA设计
课题7 电梯控制器的FPGA设计
课题8 自动售饮料控制器的FPGA设计
课题9 出租车自动计费器的FPGA设计
课题10 基于FPGA的信号发生器设计
参考文献
